ГлавнаяКонтактыКарта сайта
ЕПОС
О компанииКомпьютерная криминалистикаВосстановление информацииЗащита информацииПроизводство и ITСервисНаши разработки

Расследование инцидентов, компьютерная криминалистика, информационная безопасность

Книжная серия Взгляд на жесткий диск изнутри




Архив статей


02.02.2000
Спецификация SDRAM PC133

Сергей КОЖЕНЕВСКИЙ
Генеральный менеджер фирмы «ЕПОС»
Евгений КРЕЙДИЧ
старший инженер лаборатории перспективных исследований

Эволюция DRAM – от FPM до PC100

С момента появления DRAM разработчики всегда искали способ увеличения пропускной способности оперативной памяти. Вспомним недалекое прошлое. С 1980 года до настоящего момента тактовая частота процессоров возросла более чем в сто раз (с 4,77 до 600 МГц). Однако за то же время частота, на которой работает системная память с EDO RAM и SDRAM, увеличилась всего в десять раз. Можно смело утверждать, что между производительностью системы памяти и производительностью процессора существует разрыв. Процессоры непрерывно совершенствовались в архитектуре, улучшали системы команд, поддерживали новые шины, а в производстве памяти происходили лишь небольшие технологические изменения. По-прежнему основой оперативной памяти является динамическая память, запоминающие ячейки которой выполнены в виде конденсаторов, образованных элементами полупроводниковых микросхем. Технологические изменения приводили к тому, что на одном кристалле удавалось размещать все больше и больше ячеек, при этом стоимость хранения одного бита данных все время уменьшалось. Расплатой за низкую стоимость стал более сложный механизм управления динамической памятью.

Первоначально все модули памяти были асинхронными, так как от них не требовали высокой производительности. При асинхронной передаче гарантируется, что определенная операция будет закончена за фиксированный промежуток времени, например 60 нс. Работа асинхронной памяти не привязана к тактовой частоте системной шины, и данные появляются на этой шине в произвольные моменты времени. С системной шины данные считываются контролером, который синхронизирован тактовой частотой, и если данные появляются в ближайший момент за фронтом тактового импульса, то они будут считаны только с началом следующего тактового импульса, т.е. возникает задержка с обработкой данных. Осуществляя специальные режимы доступа, проектировщики памяти смогли улучшить работу обычной Conventional памяти с рабочей частотой 4,77 МГц. В новом виде памяти FPM применялся режим постраничной адресации (fast page mode), и при этом удалось увеличить тактовую частоту до 40 МГц.

Следующим шагом на пути улучшения памяти был переход к стандарту EDO (Extended data output), который характеризовался увеличенным по сравнению с FPM временем хранения данных на выходе микросхемы памяти. В сочетании с пакетным режимом передачи данных (Burst Mode) эта память обеспечила хорошую производительность и с успехом применяется и сейчас в системах, не требующих более 66 МГц системной шины.

Как только стало очевидным, что потребуются шины, работающие быстрее, чем 66 МГц, разработчикам DRAM потребовалось найти способ преодоления существенных проблем задержек, которые все еще существовали. Напомним, что быстродействие асинхронных типов DRAM характеризуется временем цикла обращения, т.е. минимальным периодом, с которым можно выполнить циклическое обращение по произвольным адресам. Когда говорят, что модуль 60 нс, именно это время и имеется в виду. Процессор, работающий с асинхронной памятью, вынужден праздно ждать DRAM, чтобы завершить внутренние действия, для чего обычно требуется 60 нс.

При синхронной работе с памятью DRAM выдает информацию на системную шину под контролем (с тактами) системного генератора. При этом управление памятью усложняется, так как приходится вводить дополнительные «защелки», которые хранят адреса, данные и управляющие сигналы, в то время как процессор, передав их в память, продолжает работать с другими устройствами. После определенного числа тактовых циклов, количество которых считает специальный счетчик, данные становятся доступными и процессор может получить их с системной шины. При этом для описания быстродействия памяти вместо продолжительности цикла доступа стали применять минимально допустимый период тактовой частоты. Так, если говорят, что модуль 10 нс, это означает, что он тактируется 100 МГц.

Еще одним преимуществом синхронных модулей памяти является то, что именно частота системного генератора является характеристикой любого применяемого в системе модуля. При этом не нужны делители или умножители частоты (как в процессорах), нет необходимости в расчете времени подачи «стробов». Запись информации в модуль также упрощается, так как адреса, данные и управляющие сигналы «защелкиваются» тактовым генератором без вмешательства процессора, который ранее был вынужден контролировать синхронизацию хранения данных в памяти и запись в память. То же самое относится и к процессу считывания данных.

На частотах до 83 МГц не было никакой реальной причины переходить с EDO на SDRAM. Цена SDRAM была значительно выше, а производительность возрастала незначительно. С появлением системной шины 100 МГц все изменилось. EDO DRAM уже не могла устойчиво работать на данной частоте, а производительность SDRAM на частоте 100 МГц уже была значительно выше.

SDRAM разрабатывался, когда считалось, что этот стандарт памяти разрешит многие проблемы производительности, однако быстро стало очевидно, что практическая выгода небольшая, вместе с тем появилось множество дополнительных проблем с совместимостью. Первые SDRAM модули содержали только два входа синхронизирующих импульсов, но вскоре стало понятно, что этого недостаточно. Пришлось создавать две различные модульные конструкции с двумя и четырьмя тактовыми входами. В каждом случае их применения необходимо было знать, какая же из них требуется для вашей материнской платы. Были и аппаратные неполадки с парами SDRAM от разных производителей у чипсетов I430TX и SIS5571. Появившийся чипсет I430TX был улучшен, а на модули памяти стали устанавливать SРD-чип, который позволял считывать всю необходимую информацию с модуля SDRAM при автоконфигурации системы.

Когда компания Intel готовилась к переходу на системную шину 100 МГц и вела разработки революционного чипсета I440BX, стало ясно, что большинство SDRAM-модулей, производившихся в то время, не будут должным образом функционировать на частотах системной шины более чем 83 МГц. Чтобы каким-то образом упорядочить рынок памяти, компанией Intel была введена спецификация PC100 как техническое руководство производителям модулей памяти, которые должны правильно функционировать с чипсетом I440BX. После выхода спецификации достаточно долго оставалось непонимание того, из чего же фактически состоит «настоящий» модуль PC100. Было достаточно много случаев, когда модули, предлагаемые как PC100, работали неустойчиво на системной шине 100 МГц. Для оценки скоростных характеристик модулей SDRAM мало скоростных характеристик чипов, из которых они изготовлены, так как большое значение имеют и другие параметры.

Чипы SDRAM официально оцениваются в мегагерцах (МГц), а не в наносекундах (нс), так что имеется общий знаменатель между скоростью шины и скоростью чипа. Эту скорость определяют путем деления 1 секунды (1 млрд. нс) на выходную скорость чипа. Например, 100 МГц SDRAM-чип оценивается как 10 нс. Это оценка в наносекундах не является мерой той же самой синхронизации, как асинхронного чипа DRAM. Хотя SDRAM внутри содержит DRAM, работающую таким же образом, как в EDO, принцип управления модулем SDRAM совершенно другой и улучшение производительности модуля достигнуто путем «скрытия» внутренней работы DRAM специальными методами.

Основные особенности SDRAM

  1. Все операции синхронизированы с тактовой частотой системной шины и процессора.
  2. SDRAM-модуль разделен на два или более банков. Такое решение позволяет иметь одновременно две открытые страницы. Доступ к этим страницам чередуется (bank interleaving), что позволяет исключить задержки, связанные с регенерацией и устранением фазы восстановления памяти. Этим обеспечивается создание непрерывного потока данных.
  3. Конвейерная обработка данных позволяет производить обращение по новому адресу столбца ячейки памяти на каждом тактовом цикле. Микросхема SDRAM имеет счетчик потока, который используется для наращивания адресов столбцов ячеек памяти с целью обеспечения очень быстрого доступа к ним.
  4. На чипе памяти размещен регистр режимов, который применяется для настройки основных параметров микросхемы, в том числе длины и типа потока (с последовательной выборкой или чередованием).
  5. SDRAM позволяет устанавливать задержку вывода данных, которые определяется числом тактовых импульсов между моментом получения адреса столбца и выводом данных. Значение этого параметра может быть 2 или 3 (латентность).

Одним из ограничений SDRAM, как определила международная организация JEDEC, является то, что теоретической границей, при которой устойчиво функционирует модуль SDRAM, является частота 125 МГц, хотя технологический запас может позволить работу и на частоте 133 МГц.

Основные временные характеристики SDRAM

Время доступа (TRAS) – время, проходящее с момента обращения к памяти до момента появления данных на системной шине. Это время практически для всех устройств памяти на основе запоминающих ячеек DRAM одинаково и лежит в пределах ~50 нс, так как их внутренняя архитектура в основном одинакова.

Время цикла (tRC).
Более показательным параметром является время цикла, который показывает, насколько быстро могут быть осуществлены два последовательных доступа в чипе. Первый цикл считывания приблизительно одинаков у всех современных типов памяти на основе DRAM и ~50 нс. Но реальные различия появляются только тогда, когда происходит второй, третий, четвертый и т.д. циклы считывания. Так, для EDO при обращении к одной и той же строке это время будет ~20 нс, а для SDRAM ~10 нс, что в 2 раза быстрее (циклы 5-2-2-2 и 5-1-1-1 соответственно).

Рис. 1. Основные временные характеристики DRAM

Основы функционирования SDRAM

В основе работы SDRAM, как и других типов памяти, лежит работа внутреннего ядра – запоминающего устройства динамической оперативной памяти (DRAM). Матрицу DRAM можно представить как таблицу запоминающих ячеек. Эти ячейки составлены из конденсаторов. Ячейки могут содержать один или более «бит» данных, в зависимости от конфигурации чипа. Таблица адресуется через декодеры строк и декодеры столбцов, которые в свою очередь управляются сигналами RAS и CAS. Чтобы минимизировать количество разрядов адресной шины при обращении к запоминающей ячейке, используется ее мультиплексирование. Например, если шина адреса содержит 11 разрядов, будут иметься 11 рядов (строк) и 11 адресов (столбцов). Специальные ключи доступа соединены с каждым столбцом, и через них обеспечивается чтение ячейки информации. Так как ячейками хранения информации являются конденсаторы, которые разряжаются при каждой операции чтения, то ключи доступа должны восстановить потерянный заряд ячейки перед концом цикла доступа. Конденсаторы ячеек хранения даже без обращения к ним теряют в течении определенного периода заряд, поэтому они требуют периодического цикла регенерации, иначе данные будут потеряны. Специальное устройство регенерации определяет время между циклами регенерации, а счетчик регенерации гарантирует, что полная матрица (все строки) будет обновлена. Это означает, что некоторые циклы обращения к памяти прерываются для циклов регенерации и имеет место некоторое торможение работы памяти.

Типичный доступ к памяти, например при чтении или записи, происходит следующим образом.

Микросхемы SDRAM являются устройствами с программируемыми параметрами, со своим набором команд и внутренней организацией чередования банков, поэтому активизация памяти производится путем программирования регистра режимов работы DIMM.

Структура регистра управления содержит 4 поля и представлена на рис. 2.

Рис. 2. Структура регистра управления

Первое поле (BL) устанавливает длину пакетного цикла, в соответствии с величиной которого работает внутренний счетчик адреса.

Длина пакетного цикла чтения или записи (burst length) может программироваться на передачу 1, 2, 4, 8 элементов данных или «полной страницы» (full page). В свою очередь, полная страница определяется внутренней организацией DIMM (видом матрицы запоминающих ячеек) и обычно равна 256. При этом цикл передачи полной страницы может быть прерван специальной командой без потери данных.

Второе поле – поле пакетного режима (BT) устанавливает порядок счета адресов внутри пакетного цикла – последовательный или перемежающийся (interleave). Им определяется специфический порядок считывания адресов, используемый для некоторых режимов работы процессора. Например, при длине пакетного цикла, равной 8, в указанном режиме порядок чтения слов будет следующим: 2, 3, 0, 1, 6, 7, 4, 5.

Третье поле (CAS latency) определяет задержку данных в тактах частоты относительно момента подачи команды чтения или записи. CAS-латентность может быть запрограммирована равной 2 или 3 в зависимости от характеристик SDRAM и соответствует минимальному времени в тактах, которое требуется внутренней структуре SDRAM для выдачи устойчивого первого слова данных на шину. Последующие слова, количество которых соответствует длине пакета, появляются в каждом последующем такте.

Четвертое поле (Operation Mode) определяет вид операции с памятью: 1) нормальную (пакетное чтение/пакетная запись); 2) специальную (пакетное чтение/одиночная (single) запись).

Регистр режимов программируется в начале работы, перед первым обращением (подачей любой активной команды) к SDRAM, и затем перепрограммируется по мере необходимости, для изменения соответствующих полей. Запись в регистр осуществляется при подаче низких уровней RAS, CAS и WE по положительному фронту тактового сигнала. Данные, записываемые в регистр, определяются в этот момент состоянием шины адреса (см. рис. 2). После такта записи в регистр режимов обязательно должен следовать пустой такт (NOP) (см. рис. 4).

Рис. 3. Временные диаграммы цикла чтения SDRAM (2-2-2)

После указанных 2-х тактов инициализации регистра управления начинается, собственно, цикл обращения к памяти. Активизация соответствующего банка SDRAM происходит во время подачи команды ACT (Bank activate/row address entry) (см. рис. 3), т.е. ввода адреса строки. Для этого сигнал RAS переводится в низкий активный уровень и происходит подача положительного фронта тактового сигнала (к этому времени на шине адреса уже установлен адрес строки). Ключ доступа строки открывается, при этом происходит обращение к определенной строке матрицы, а адрес строки фиксируется в специальном адресном буфере строки.

Рис. 4. Сравнительные характеристики SDRAM в цикле чтения при CL=2 и CL=3

Через промежуток времени tRCD (RAS-CAS delay) подается непосредственно команда (например, чтения) активизацией сигнала CAS. При установке CAS в низкий уровень и подаче положительный фронта CLK происходит фиксация адреса столбца матрицы запоминающих ячеек, который присутствует в данный момент на шине адреса. Одновременно открывается ключ доступа к столбцу матрицы и через время tCAC на шине данных появляется первое слово, которое может быть считано процессором через время tCL, называемое CAS latency. Каждое последующее слово (их количество определяется длиной пакетного цикла) появляется на шине данных в очередном такте. Команда деактивации банка, предзаряд (precharge) RAS подается за один такт перед выдачей последнего слова данных при CAS latency = 2 или за два такта перед выдачей последнего слова данных при CAS latency = 3. Время предзаряда определяется параметром tRP и измеряется количеством тактов (2 или 3) (см. рис. 3).

Описанная последовательность циклов обращения к памяти минимальна и осуществляется при наличии высокого уровня сигнала CKE, с помощью которого могут быть введены соответствующие такты задержки.

Кроме того, обращение к памяти может быть в любом такте прекращено введением сигнала прерывания и подачей новой команды. Текущая команда определяется комбинацией сигнала на управляющих входах RAS, CAS, WE, A11 и A10 при низком уровне сигнала CS.

Все вышеописанные действия определяют так называемый тайминг памяти, который записывается цепочкой tCL - tRCD - tRP и дает полную характеристику чипа SDRAM для данной тактовой частоты.

Первые два значения являются самыми важными и определяют латентность (задержку), которая характеризует быстродействие модуля памяти.

Принятое определение латентности (задержки) – время от момента подачи сигнала RAS до момента, когда становится доступным первое слово на шине данных. На рис. 3 приведена диаграмма работы чипа SDRAM при выполнении операции пакетного чтения, откуда видно, что латентность можно определить как сумму tRCD + tCL.

Составляющая латентности tCL называется CAS-латентностью. tCL – это минимальное время, измеряемое в тактах частоты синхронизации, которое требуется данным для их устойчивого появления на выходной шине после подачи сигнала CAS. Как это было отмечено, эта величина программируется для оптимального согласования быстродействия памяти с частотой системной шины. Увеличение быстродействия чипов SDRAM возможно за счет сокращения этого параметра, чем и вызывает большой интерес разработчиков чипов. На рис. 4 показано, как изменяется быстродействие чипа при CAS-латентности = 2 и при CAS-латентности = 3.

Параметр tRCD определяется внутренней структурой запоминающей матрицы и технологией изготовления чипа. При существовавшей до настоящего момента технологии это время не могло быть меньше 20 нс, т.е. 2 периода тактовой частоты 100 МГц. При переходе к изготовлению чипов SDRAM по технологии 0,2 мкм или 0,18 мкм это время может быть сокращено до 15 нс, что позволит работать на тактовой частоте 133 МГц с tRCD = 2.

Еще один важнейший параметр, который определяет быстродействие чипа – это время tAC. Этот параметр определяет способность модуля SDRAM работать на той или иной тактовой частоте. tAC – это время от положительного перепада сигнала CLK второго (CL = 2) или третьего (CL = 3) такта задержки до момента появления устойчивых данных. В отличие от предыдущих параметров, он измеряется не в тактах, а в наносекундах. На рис. 5 приведена временная диаграмма, дающая описание параметра tAC.

Рис. 5. Взаимосвязь параметров tCLC, tAC и tCAC

Для модулей DIMM с СAS – латентностью CL = 2

tCAC = tCLC + tAC2.

а для модулей с CAS-латентностью CL = 3

tCAC = 2tCLC + tAC3.

где tAC2, tAC3 – время от переднего фронта (положительного перепада) последнего такта задержки для каждого из указанных случаев до момента появления устойчивых данных (см. рис. 5). По паспортным данным для PC100 оно не должно превышать 6 нс.

Важен также параметр tOH, который иногда называют временем поддержки вывода; по техническим условиям для SDRAM tOHmin = 3НС. На рис. 5 приведено время tHZ, которое характеризует окончание пакетного цикла. Это время перехода шины данных в высокоимпедансное состояние после поступления последнего положительного перепада тактовой частоты пакета. Для PC100 оно определяется соотношением:

3HC < tHZ < 8HC

Очень важным динамическим параметром является «окно допустимых данных» – время, в течение которого считываемое слово является действительным на шине данных. Используя вышеперечисленные параметры, можно рассчитать tDV как

tDV = tCLC – tAC2,3 + tOH

для PC100

tDV = 10HC – 6HC + 3HC = 7HC.

что соответствует нормальной работе чипсета ВХ материнской платы, который требует минимального значения окна действительных данных 6...7 нс.

Работа любого типа памяти определяется временными диаграммами. Так, работа SDRAM описывается диаграммой 5-1-1-1. Ниже приведена таблица временных диаграмм различных видов памяти.

Временные диаграммы работы SDRAM

Рассмотрим временные диаграммы работы разных видов динамической оперативной памяти, применяемой в современных компьютерных системах (теоретические предпосылки).

FPM(5-3-3-3)
EDO(5-2-2-2)
SDRAM(5-1-1-1)

Исходя из временных диаграмм, на считывание четырех последовательных слов требуется разное количество тактов.

FPM14 тактов
EDO11 тактов
SDRAM8 тактов

На практике получить такие результаты невозможно.

Приводим перечень фактов, не позволяющих на практике достичь теоретического предела производительности:

  1. Производительность компьютера в первую очередь зависит от производительности процессора, жесткого диска и графической карты, а от системной памяти – во вторую.
  2. Производительность подсистемы памяти также в первую очередь определяется объемом и быстродействием кэша, а затем уже объемом и быстродействием оперативной памяти.
  3. Каждый случай обращения к памяти по «непоследовательным» адресам уменьшает разницу в производительности памяти, так как он требует не менее 5 начальных тактов обращения для любого типа динамической памяти.

Нижеприведенная таблица содержит основные требования к быстродействию разных типов памяти.

Тип памятиFPMEDOSDRAM
Спецификация-4, -5, -6, -7-4, -5, -6, -7-10, -12, -15
Время доступа (TRAC), нс40, 50, 60, 7040, 50, 60, 7050, 60, 70
Максимальная частота шины, МГц*50, 33, 25, 2866, 50, 40, 33100, 83, 66
Временная диаграмма5-3-3-35-2-2-25-1-1-1

* Максимальная частота шины определяется как частота системной шины, при которой число тактов на цикл не превышает значений, указанных как оптимальные для данного типа памяти. Эта частота, кроме частоты непосредственно микросхем памяти, определяется и задержками коммутирующих элементов чипсета, задержками внешних буферов, длинами проводников, емкостной нагрузкой на шину и т.д.

Взаимосвязь временной диаграммы SDRAM и тайминга tCL - tRCD - tRP работы микросхемы SDRAM показана ниже.

Быстрая память SDRAMМедленная память SDRAM
5-1-1-1 (столько тактов необходимо для чтения пакета из четырех последовательных слов). Из них 5 тактов уходит на подготовку к чтению первого слова и 3 остальные выдаются со следующими друг за другом тремя тактами. Исходя из условия, что:
tCL = 2 тактам
tRCD = 2 тактам, получаем
2(CL)-2(RCD)-1-1-1-1, где 1-1-1-1 – четыре последовательных слова.
7-1-1-1
tCL = 3 тактам
tRCD = 3 тактам, получаем
3(CL)-3(RCD)-1 – 1-1-1, где 1-1-1-1 – четыре последовательных слова.

На наш взгляд, вся вышеприведенная информация дает представление о сложности функционировании SDRAM на частотах выше 100 МГц и позволяет в полной мере оценить всю сложность перехода к новой технологии производства памяти нового стандарта PC133.

Стандарт PC133

Многим непонятно, почему Intel так долго не хотела говорить о поддержке PC133, хотя с сегодняшних позиций очевидно, что она ошиблась и что вопрос этот рано или поздно решать придется.

На момент принятия решения о поддержке технологии SDRAM PC133, Rambus или DDR Intel выбрала Rambus. Intel осознавала, что Rambus – это дорогостоящее решение и решение, за которое придется отчислять деньги за патент. Многие же производители не были убеждены, что Rambus может показать объявленный выигрыш в производительности.

Чтобы подстраховаться, производители стали поддерживать конкурирующие с ним PC133 и DDR, но одновременно они говорили о поддержке Intel по применению Rambus.

Долгие годы Intel занимается производством процессоров и чипсетами для них и имеет такой вес, что большинство изменений технологий в РС происходило благодаря и под нажимом Intel. Можно вспомнить переход на РСІ, переход на Slot 1, введение стандарта SDRAM PC100. И в этом году в действиях Intel при переходе к Rambus можно усмотреть определенное давление на производителей РС.

Применяемый в системе чипсет и поддерживаемая системой спецификация памяти – понятия неразрывно связанные. Выбрав определенную спецификацию памяти, вы должны произвести и чипсет. Intel решила сделать ставку на Rambus.

Почему на PC100 останавливаться было нельзя?

  1. PC133 МГц – это, по понятиям Intel, запредельная спецификация. Intel сама определила теоретически возможные частоты РС-125 МГц (см. Спецификацию PC100, Revision 1.0, февраль 1998 г.).
  2. Для проявления потенциала шины АGР-4х, введенного также Intel, требуется память значительно быстрее сегодняшней.
  3. Необходимость выполнения договоренности с Rambus о работе по доработке существующей технологии Rambus для переноса ее на уровень РС.
  4. Стремление Intel поддерживать революционные изменения в структуре РС.

Очевидно, планы Intel были следующие:

Понимая, что новые технологии не всегда дают преимущества сразу, но они всегда дороже, Intel приняла решение вводить на смену отлично зарекомендовавшему себя чипсету I440BX – новый революционный чипсет Intel i820. При этом уже было известно, что с одним и тем же процессором системы на базе SDRAM и RDRAM будут давать приблизительно одинаковую производительность. Напомним, что чипсет I440BX поддерживает системную шину 100 МГц, синхронную динамическую память 100 МГц и ускоренный графический порт спецификации AGP-2х.

Переход к I820 увеличивает быстродействие шины до 133 МГц, AGP сможет работать по спецификации AGP-4х и будет введена новая технология Rambus Direct RAM и усовершенствованный интерфейс АТА-66, способный передавать до 66 Мб данных в секунду (интерфейс АТА-66 вдвое быстрее АТА-33, применяемого с I440BX). О системной памяти спецификации PC133 Intel, конечно же, полностью забывала. По утверждению Intel, чипсет i820 должен исключить многие узкие места в ПК, такие как память и графические подсистемы, что подготовит РС для перехода на новые операционные системы типа Windows 2000 и новейшие приложения. Поэтому с выпуском чипсета i820 Intel ожидала массового перехода производителей РС от памяти SDRAM к памяти Rambus.

Но в ходе отладки i820 чипсета возникли технологические проблемы. В системах с тремя слотами для модулей памяти RIMM (Rambus memory modules) при полном их заполнении возникали сбои, точная причина которых не была определена, хотя система с двумя слотами RIMM работала устойчиво. С того времени Intel проводит исследования и доработку чипсета, а также элементов взаимодействия с ним на системной плате.

Когда образовалась задержка во вводе новой технологии памяти и место лидера временно осталось незанятым, появилась группа компаний: VIA Technologies, IBM Microelectronics, Micron Semiconductor Products, NEC Electronics, Samsung Semiconductor, – которые продолжили логичный эволюционный процесс системы памяти и предложили PC133 SDRAM DIMM Specification (Revision 0.4, 7 июня 1999 г.). Их решение было следующим: пусть память будет совместима с нынешними технологиями, будет дешевле стоить, хотя и не сможет работать на частотах выше 133 МГц. По большому счету, память PC133 – это лучшие образцы памяти стандарта PC100, разогнанные на 133 МГц.

При этом специально для памяти PC133 разрабатывался новый чипсет Apollo Pro 133 от второго крупнейшего в мире производителя чипсетов – VIA Technologies.

Здесь важно еще и другое: стандарт PC133 SDRAM вводился не только для систем с процессорами, использующими частоту системной шины 133 МГц. Новый чипсет Apollo Pro 133 имеет такую структуру, что системная шина и шина памяти выступают достаточно независимо и ничто не будет мешать, чтобы процессор работал на одной частоте, а память на другой. При этом чипсет будет поддерживать и процессоры, тактируемые 100 МГц серий Pentium II/ІІІ.

Нижеприведенная таблица показывает, каким образом будет проводиться преобразование частот в системных платах, использующих чипсет Apollo Pro 133.

Частота системной шиныЧастота памятиЧастота AGPЧастота PCIСоотношение FSB/PCI
133 МГц133 МГц66 МГц33 МГц4
100 МГц133 МГц
100 МГц
66 МГц
66 МГц33 МГц3
66 МГц100 МГц
66 МГц
66 МГц33 МГц2

При такой структуре можно ожидать, что процессоры с FSB (Frequensy System Bus) 133 МГц в ближайшем будущем станут дешевле, и их можно будет установить в уже подготовленную систему, в которой находится память PC133, при этом модернизация системы будет почти безболезненной.

Производители памяти были способны предложить 133 МГц чипы SDRAM практически сразу же после начала выпуска PC100 чипов. Оставалось только отладить технологические процессы при выпуске чипов SDRAM и подойти с более жесткими требованиями при производстве модулей SDRAM PC133. За прошедший год производители памяти сумели значительно увеличить выход чипов SDRAM, отвечающих спецификации PC133. Значительно возрос и спрос на память PC100, при этом, конечно же, вкладывались деньги в совершенствование технологического процесса производства чипов.

Независимо от планов группы компаний, которые разрабатывали новый чипсет, поддерживающий частоту системной шины 100 МГц, Intel вела разработки процессоров, использующих FSB 133 МГц, но взаимодействующих только с памятью PC100. Intel считала и по-прежнему считает, что PC133 – это тупиковая технология, которая не может обеспечить роста производительности систем. Так как протокол обмена SDRAM и его внутренняя структура не рассчитаны на работу с повышенной частотой (более 100 МГц), то это будет сказываться, даже если данные будут передаваться на 33% быстрее. Образцы памяти PC100, у которых параметр tAC = 5,4 нс, могут устойчиво осуществлять передачу данных на частоте 133 МГц. Однако, поскольку параметры tRCD и tCL остаются без изменения (например, 20 нс), то придется увеличить латентность на один такт (до 3). При этом 3 · 7,5 = 22,5, что не меньше 20 нс, т.е. чип будет работать стабильно. Главная проблема, по мнению Intel, это то, что PC133 с CAS-латентностью = 3 при передаче малых пакетов данных (BL = 1 и BL = 2) работает медленнее, чем PC100 с CAS-латентностью = 2. Рис. 6 и 7 дают полное представление о спорности позиции, занимаемой Intel.

Таблица сравнения времен системных циклов памяти PC100 с таймингом 2-2-2 и PC133 с таймингом 3-3-3 приведена ниже.

Рис. 6. Работа SDRAM (2-2-2) при различной длине пакетного цикла

 

Пакетный циклКоличество тактовPC100
(2-2-2)
Количество тактовPC133
(3-3-3)
BL = 1550 нс752,5 нс
BL = 2660 нс860 нс
BL = 4880 нс1075 нс
BL = 812120 нс14105 нс
BL = 2562602600 нс2621965 нс

 

Рис. 7. Временные диаграммы работы SDRAM PC100 и PC133 (при FSB 100 МГц и FSB 133 МГц соответственно)

Анализ содержимого таблицы и рис. 6 и 7 дают представление о том, что, в зависимости от выполняемых задач, производительность PC133 будет меньше на одиночных и сдвоенных циклах, чем PC100, и выше на циклах, где BL = 4 и более. В реальных испытаниях память PC133 с таймингом 3-3-3 незначительно опережает память PC100 с таймингом 2-2-2.

В течение года при переходе на новые технологии изготовления наверняка будет появляться все больше образцов памяти PC133 с таймингом 2-2-2, которая значительно обгоняет PC100.

В настоящее время уже имеются в продаже процессоры Pentium III с индексом "B", которые базируются на тактовой частоте генератора, равной 133 МГц.

У многих пользователей, имеющих платформу с I440BX, возникает желание поднять частоту FSB до 133 МГц. При этом система работает устойчиво с памятью PC133, так как ВХ такой разгон безболезненно позволяет, но при этом вы лишитесь стабильной работы через AGP-порт, так как тактирующая частота АGР станет 88 МГц (что на 22 МГц больше допустимой 66 МГц). Работающая при 88 МГц AGP – вне спецификации, и вряд ли она сможет работать без сбоев на новой частоте.

По тесту памяти при использовании памяти PC133 и чипсета ВХ (FSB 133 МГц) на компьютерах РІІ-400 с объемом памяти 256 Мб мы получаем увеличение производительности на 10% по сравнению с такой же системой, в которой установлена память PC100. Цифры по усредненным значениям всех тестов дают увеличение производительности приблизительно на 5%. Много это или мало – вам судить.

Пиковая пропускная способность PC133 SDRAM приблизительно равна 1 Гб/с и средняя пропускная способность около 250 Мб/с, что соответствует пропускной способности AGP 4x (1 Гб/с – пиковая и 200 Мб/с – средняя). Пиковая пропускная способность PC100 SDRAM приблизительно 800 Мб/с, что меньше, чем у порта AGP 4x, поэтому нет смысла использовать ее на платформах, основанных на технологии текущей памяти (PC100).

Предлагаемая спецификация PC133 практически ничем не отличается от спецификации PC100.

Согласно спецификации, электрические и конструктивные параметры SDRAM PC133 следующие:

  1. Общее количество контактов DIMM-модуля Ä 168;
  2. Контакты разделены зонами ключей на 3 функциональные группы по 20 pins, 60 pins, 88 pins;
  3. Напряжение питания DIMM-модуля Ä 3,3 V;
  4. Ширина шины данных Ä 64 или 72 bit;
  5. 4 входа для тактовых сигналов;
  6. Структура модуля Ä Synchronous DRAM Dual In Line Memory Modules;
  7. Предлагаемые емкости модулей 32 Мб, 64 Мб, 128 Мб, 256 Мб, 512 Мб.

Модуль SDRAM PC133 полностью совместим по контактам и конструктивному исполнению модулю SDRAM PC100.

Обязательными условиями корректного функционирования SDRAM PC100 модулей в компьютерных системах являются:

  1. Диапазон рабочих температур 0...+65°С;
  2. Диапазон влажности 10%...90%.

Чип SDRAM, соответствующий спецификации PC133, должен иметь следующее обозначение:

PC133m-abc-dde-f, где

m – тип модуля.

U – Unbuffered DIMM.

а – обозначает CL (CAS Latency, рекомендованное для этого модуля. CAS Latency является важнейшей характеристикой чипа и обозначает минимальное количество циклов тактового сигнала (Clock Period) от момента запроса данных сигналом CAS до их появления и устойчивого считывания с выводов модуля. Значения CL может быть «2» или «3» (в настоящий момент практически для всех чипов CL = 3). Чем меньше число, тем чип быстрее и стоит дороже.

b – tRCD (RAS-to-CAS Delay). Это необходимая минимальная задержка между сигналами RAS и CAS (в циклах тактового сигнала). Как правило, это число «3».

Параметры а и b определяются архитектурой самого чипа памяти и приводятся для определенной частоты. В данном случае – для 133 MГц.

с – tRP – (RAS Precharge Time) – минимальное время регенерации в циклах тактовой частоты. Характеризует паузу между командами и обычно это число «3».

dd – tAC – (Acсess from Clock) – максимальное время доступа (появления устойчивых данных) в наносекундах (нс) без десятичной точки. tAC = 5,4 нс – dd = 54.

e – SPD Rev (спецификация команд SPD).

2 – JEDEC SPD Revision 2.0.

f – топология РСВ.

А: Intel PC100 x8 Based, revision 1.0.

B: Intel PC100 x8 Based Low Cost, revision 1.0.

C: Intel PC100 x16 Based, revision 1.0.

Z: PCB, не соответствующее дизайну Intel.

Таким образом, PC133U-333-542-B означает, что при 133 МГц тактовой частоты CL = 3, tRCD = 3, tRP = 3, tAC = 5,4 нс.

Параметр CL = 3 указывает на то, что на частотах более 133 МГц модуль работать не будет.

Сравнительная таблица характеристик модулей памяти PC100 и PC133

 

ParameterSymbolSpeed Grade
100 MHz
Speed Grade
133 MHz
UnitNotes
(Ta = 0...65°C,
Vcc = 3,0...3,6V)
MinMaxMinMax
Clock PeriodtCLK10 7,5 ns 
Output Valid From ClocktAC    ns 
CAS# Latency = 2  6,0 nsLVTTL levels, rated @ 50 pf all outputs switching 5,2 ns @ 0 pf
CAS# Latency = 3  6,0 5,4nsLVTTL levels, rated @ 50 pf all outputs switching 5,2 ns @ 0 pf
Output Hold From ClocktOH3   ns3 ns @ 50 pf
Need 1,8 ns @ 0 pf
Output Valid to ZtOHZ392,77ns 
RAS# Precharge TimetRP20 or 30 15 or 20 nstRP = 2 a SPD Option
RAS# ActiveTimetRAS50 45 ns 
Activate to Command Delay (RAS# to CAS Delay)tRCD20 or 30 15 or 20 nstRP = 2 a SPD Option
RAS# Cycle TimetRC80 or 70 67,5 ns 
Self Refresh Exit TimetSRX10 10 ns 

Стандарт PC133 SDRAM Unbuffered DIMM был принят 7 июня 1999 года. С этого момента производители смогли официально начать производство и продажу SDRAM-модулей стандарта PC133.

10 сентября 1999 года VIA Technologies Inc. опубликовала список производителей, чьи чипы соответствуют стандарту PC133.

 

DRAM VendorComponentPart numberModules Built Using this ComponentStatus*
Micron64 Mb – 8Mx8MT48LC8M8A2TG-7564M no ECC MT8LSDT864AG-133B4
64M w/ ECC MT9LSDT872AG-133B4
128M no ECC MT16LSDT1664AG-133B4
128M w/ ECC MT18LSDT1672AG-133B4
Passed all levels
Infineon64 Mb – 8Mx8HYB39S64800BT-7.564M no ECC HYS64V8200GU-7.5
64M w/ ECC HYS72V8200GU-7.5
64M no ECC HYS64V8300GU-7.5
64M w/ ECC HYS72V8300GU-7.5
128M w/ ECC HYS72V16220GU-7.5
128M no ECC HYS64V16220GU-7.5
Passed all levels
Samsung64 Mb – 8Mx8
128Mb – 16Mx8
KM48S8030DT-GA
KM48S16030AT-GA
64M no ECC KMM366S823DTS-GA
64M w/ ECC KMM374S823DTS-GA
128M no ECC KMM366S1623DT-GA
128M w/ ECC KMM374S1623DT-GA
128MB no ECC KMM366S1723ATS-GA
128MB w/ ECC KMM374S1723ATS-GA
256MB no ECC KMM366S3323AT-GA
256MB w/ ECC KMM374S3323AT-GA
Passed all levels
Hitachi64 Mb – 8Mx8HM5264805FTT-7564M no ECC HB52F88EM-75F
64M w/ ECC HB52F89EM-75F
128M no ECC HB52F168EN-75F
128M w/ ECC HB52F169EN-75F
Passed all levels
Toshiba128Mb – 16Mx8
128Mb – 8Mx16
TC59SM708FT-75
TC59SSM716FT-75
128MB no ECC THMY6416H1EG-75US
128MB w/ ECC THMY7216H1EG-75US
256MB no ECC THMY6432G1EG-75US
256MB w/ ECC THMY7232G1EG-75US
64M no ECC THMY6480H1EG-75US
64M w/ ECC THMY7280H1EG-75US
Passed all levels
Mitsubishi128Mb – 16Mx8
64 Mb – 8Mx8
M2V28S30TP-6
M2V64S30BTP-6
128M no ECC MH16S64PHB-6
128M w/ ECC MH16S72PHB-6
256M no ECC MH32S64PHB-6
256M w/ ECC MH32S72PHB-6
64M no ECC MH8S64BALD-6
64M with ECC MH8S72BALD-6
128M no ECC MH16S64BAMD-6
128M with ECC MH16S72BAMD-6
Passed all levels
Fujitsu64 Mb – 8Mx8MB81F64842D-75FN64M no ECC QDC8UV6484-75T-P
64M no ECC QDC8UV6484-75T-S
64M w/ ECC QDC8UV7284-75T-P
64M w/ ECC QDC8UV7284-75T-S
128M no ECC QDC16UV6484-75T-P
128M no ECC QDC16UV6484-75T-S
128M w/ ECC QDC16UV7284-75T-P
128M w/ ECC QDC16UV7284-75T-S
64M no ECC QDC8UV6484-75T-P
64M no ECC QDC8UV6484-75T-S
64M w/ ECC QDC8UV7284-75T-P
64M w/ ECC QDC8UV7284-75T-S
128M no ECC QDC16UV6484A-75T-P
128M no ECC QDC16UV6484A-75T-S
128M w/ ECC QDC16UV7284A-75T-P
128M w/ ECC QDC16UV7284A-75T-S
Passed all levels
Mosel Vitalic128Mb – 16Mx8V54C328804VCT7128M w/ ECC V436416S04VTG-75
128M w/ ECC V437316S04VTG-75
Passed all levels

 

* Levels of device testing are: device-level, module-level and system-level.

Наши советы

Рис. 8. Внешний вид модулей SDRAM 64M PC133

  1. В настоящий момент на рынке присутствуют модули памяти PC133 от производителей Transcend и Samsung (рис. 8). Их характеристики соответствуют таймингу 3-3-3 и не позволяют использовать эти модули на частотах более 133 МГц. Поэтому советуем любителям разгона систем подождать появления на рынке более быстродействующих модулей стандарта PC133.
  2. Помните о том, что от спецификации на быстродействие зависит эффективность или даже возможность применения данного вида памяти в конкретной системе на заданной частоте системной шины.
  3. Применение более медленной памяти, даже ближайшей соседней спецификации (например, PC100 вместо PC133), может привести к появлению дополнительных тактов ожидания при работе с памятью, что заметно снизит производительность компьютера.
  4. Попытки задать временную диаграмму памяти неоправданно быстрой (разгон) приводят к тому, что работа компьютера станет скорее всего неустойчивой.
  5. Существует четкая взаимосвязь между частотой шины и спецификацией памяти, что особенно ярко видно на частоте 133 МГц.
  6. Если частота шины определена, то память более быстрой спецификации будет работать точно так же, как оптимальная, т.е. не даст преимуществ, но будет стоить дороже.
  7. Память более медленной спецификации потребует изменения временной диаграммы работы с памятью в сторону ухудшения, что приведет к замедлению системы или будет приводить к сбоям.

Информация по PC133 SDRAM на нашем сайте будет регулярно обновляться. Следите за нашими публикациями.

 

В основу статьи положен материал автора, опубликованный в журнале CHIP 2,2000 г.
Материал в полном объеме будет размещен на компакт-диске журнала CHIP №3, 2000 г.


Поделиться информацией